8rda+ i TRAS 11 o co chodzi?

[irnlng]

Zawsze sie zastanawialem, co oznaczaja timingi pamieci i poza CAS sa wciaz zagadka dla mnie.

 

Teraz znalazlem, ze podniesienie TRAS do 11 daje na plytkach epoxa boost wydajnosci

 

 

Powiedzcie mi op co chodzi i czy to prawda... dzieki

[millor]

coś ci sie chyuba pomyliło powinno być 2 albo 3

[irnlng]

TRAS to ta pierwsza liczba chyba, ta najwieksza.

w kazdym razie o nia mi chodzi i o jakis wzrost wydajnosci przy ustawieniu na 11 (nie mam pojecia kto to wymyslil, ale podobno prawda)

 

 

tu linki:

http://www.nforcershq.com/forum/viewtopic.php?t=22998

http://www.amdforums.com/showthread.php?s=...threadid=237991

 

ja podnioslem to 7 z 4 i wynik pamieci w pcmarku skoczyl o 80 punktow

teraz bedzie 11

[millor]

ciekawe pomyślę ale to bes sensu

[mavers]

ciekawe

cytat:

http://www.mushkin.com/mushkin/pop-up/latencies.htm

 

"Memory, in many ways is like a book, you can only read after opening a book to a certain page and paragraph within that particular page. The RAS Pulse Width is the time until a page can be closed again. Therefore, just by definition, the minimum tRAS must be the RAS-to-CAS delay plus the read latency (CAS delay). That is fine for FPM and EDO memory with their single word data transfers. With SDRAM, memory controllers started to output a chain of four consecutive quadwords on every access. With DDR, that number has increased to eight quadwords that effectively are two consecutive bursts of four.

 

Now imagine someone closes the book you are reading from in the middle of a sentence. Right in your face! And does it over and again. This is what happens if tRAS is set too short. So here is the really simple calculation: The second burst of four has at least to be initiated and prefetched into the output buffers (like you get a glimpse at the headline in a book) before you can close the page without losing all information. That means that the minimum tRAS would be tRCD+CAS latency + 2 cycles (to output the first burst of four and make way for the second burst in the output buffers).

 

Any tRAS setting lower tRCD + CAS + 2 cycles will allow the memory controller to close the page “in your face!” over and again and that will cause a performance hit because of a truncated transfer that needs to be repeated. Along with those hassles comes the self-explanatory risk for data corruption. That one is not a real problem as long as the system is kept running but in case it is shut down and the memory content is written back to the hard disk drive, the consequences can be catastrophic. For the drive, that is."

 

So in theory running 2-2-2-5 is slower than 2-2-2-6. The ideal timings according to Mushkin works out to be:

 

CAS+tRCD+2 = tRAS

 

Examples:

 

2 CAS + 2 tRCD + 2 = 6 (2-2-2-6)

 

2 CAS + 3 tRCD + 2 = 7 (2-3-3-7)

 

2.5 CAS + 3 tRCD + 2 = 7.5 (2.5-3-3-8) *Round up*

 

http://www.amdforums.com/showthread.php?s=...threadid=237991

[phobosq]

jak masz 200 FSB to pamieci sa ustawione na 5ns; optymalne ustawienie tRAS = 30-40 ns + 3 (ja tylko referuje artykul dla potrzeb praktycznych), czyli tRAS = 9-11, reszta 2-2-2

 

ja dam 11-3-3-2,5 bo moje memy na 2-2-2 nie pojda :( ale to jutro, zobaczymy co to da... :)

[mavers]

Też sprawdze by AIDA32

[phobosq]

dobra sprawdzilem - w AIDZIE zysk rzedu 50MB (w obydwu testach po rown0), w 3d2k1 ok. 200 i ogolne wrazenie ze komputer chodzi stabilniej bo obnizylem Vcore z 1,925 na 1,9 :)

[mavers]

Potwierdzam

 

FSB210 x9.5 = 2000

 

Aktualnie CL2,5 3-3-11 fulllll stabilnie

 

wyniki wzrosły w Aidzie ok. 2% odczyt/ 4% zapis

[reed]

Zawsze sie zastanawialem, co oznaczaja timingi pamieci i poza CAS sa wciaz zagadka dla mnie. 

 

Teraz znalazlem, ze podniesienie TRAS do 11 daje na plytkach epoxa boost wydajnosci

 

 

Powiedzcie mi op co chodzi i czy to prawda... dzieki

Wyobraź sobie układ pamięci jako pewną tablicę, zorganizowaną w kolumny i wiersze. Aby zaadresować określoną komórkę musimy znać adres kolumny i wiersza. I właśnie CAS (Column Address Strobe) to sygnał adresowania kolumny, a RAS (Row Address Strobe) to sygnał adresowania wiersza.

Aby odczytać, bądź zapisać określoną komórkę pamięci, ustawiany jest najpierw numer wiersza żądanego adresu, a następnie aktywuje sygnał RAS. Zanim jednak można będzie mieć dostęp do kolumny, upływa parę taktów zegara (czas oczekiwania RAS-to-CAS | SDRAM RAS-to-CAS Delay). Podobnie po aktywacji sygnału CAS musi upłynąć parę taktów zegara (Opóźnienie CAS | SDRAM CAS Latency).

Jak nietrudno się domyślić im mniej cykli tu ustawimy tym szybciej będzie pamięć działać. Niestety, nie wszystkie pamięci są w stanie to wytrzymać. Największy przyrost wydajności daje obniżenie CL (CAS Latency). Dla pamięci SDR (Single Data Rate) wynosi ono 2 do 3 cykli, dla DDR (Double Data Rate) - 4 do 5. Ze względu na to, że cykl w DDRach jest 2 razy krótszy podaje się 2 lub 2,5 cykla. Jeśli wasza pamięć wytrzyma 2 (komp nie będzie się wieszał) koniecznie tak zostawcie, jeśli nie - będziecie musieli łagodniej ją pot®aktować. To samo tyczy się oczekiwania RAS-to-CAS, nie gwarantuje ono jednak takiego przyrostu wydajności.